據(jù)臺媒聯(lián)合報報道，在晶圓代工三強爭霸中，臺積電和三星在3納米爭戰(zhàn)，始終吸引全球半導(dǎo)體產(chǎn)業(yè)的目光。據(jù)調(diào)查，一度因開發(fā)時程延誤，導(dǎo)致蘋果新一代處理器今年仍采用5納米加強版N4P的臺積電3納米，近期獲得重大突破。臺積電決定今年率先以第二版3納米制程N3B，今年8月于今年南北兩地，即新竹12廠研發(fā)中心第八期工廠及南科18廠P5廠同步投片，正式以鰭式場效電晶體（FinFET）架構(gòu)，對決三星的環(huán)繞閘極（GAA）制程。

　　據(jù)臺積電介紹，公司的3納米（N3）制程技術(shù)將是5納米（N5）制程技術(shù)之后的另一個全世代制程，在N3制程技術(shù)推出時將會是業(yè)界最先進的制程技術(shù)，具備最佳的PPA及電晶體技術(shù)。相較于N5制程技術(shù)，N3制程技術(shù)的邏輯密度將增加約70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技術(shù)的開發(fā)進度符合預(yù)期且進展良好，未來將提供完整的平臺來支援行動通訊及高效能運算應(yīng)用，預(yù)期2021年將接獲多個客戶產(chǎn)品投片。此外，預(yù)計于2022下半年開始量產(chǎn)。

　　而如上所述，晶圓18廠將是臺積電3nm的主要生產(chǎn)工廠。資料系那是，臺積電南科的Fab 18是現(xiàn)下的擴產(chǎn)重心，旗下有P1～P4共4座5納米及4奈廠，以及P5～P8共4座3納米廠，而P1～P3的Fab 18A均處于量產(chǎn)狀態(tài)，至于P4～P6的Fab 18B廠生產(chǎn)線則已建置完成，而Fab 18B廠，即3納米制程產(chǎn)線，早在去年年年底就已開始進行測試芯片的下線投片。

　　代工廠的“3nm之戰(zhàn)”

　　在芯片設(shè)計企業(yè)還在為產(chǎn)能“明爭暗斗”的時候，晶圓制造領(lǐng)域又是另外一番景象。對晶圓制造廠來說，眼下更重要的是3nm的突破。誰率先量產(chǎn)了3nm，誰就將占領(lǐng)未來晶圓制造產(chǎn)業(yè)的制高點，甚至還會影響AMD、英偉達等芯片巨頭的產(chǎn)品路線圖。

　　毫無疑問，在3nm這個節(jié)點，目前能一決雌雄的只有臺積電和三星，但英特爾顯然也在往先進制程方面發(fā)力。不過從近日的消息來看，臺積電和三星兩家企業(yè)在量產(chǎn)3nm這件事上進行的都頗為坎坷。Gartner 分析師 Samuel Wang表示，3nm 的斜坡將比之前的節(jié)點花費更長的時間。

　　臺積電

　　近日，一份引用半導(dǎo)體行業(yè)消息來源的報告表明，據(jù)報道，臺積電在其 3nm 工藝良率方面存在困難。消息來源報告的關(guān)鍵傳言是臺積電發(fā)現(xiàn)其 3nm FinFET 工藝很難達到令人滿意的良率。但到目前為止，臺積電尚未公開承認任何 N3 延遲，相反其聲稱“正在取得良好進展”。

　　眾所周知，臺積電3nm在晶體管方面采用鰭式場效應(yīng)晶體管（FinFET）結(jié)構(gòu)，F(xiàn)inFET運用立體的結(jié)構(gòu)，增加了電路閘極的接觸面積，進而讓電路更加穩(wěn)定，同時也達成了半導(dǎo)體制程持續(xù)微縮的目標(biāo)。其實，F(xiàn)inFET晶體管走在3nm多多少少已是極限了，再向下將會遇到制程微縮而產(chǎn)生的電流控制漏電等物理極限問題，而臺積電之所以仍選擇其很大部分原因是不用變動太多的生產(chǎn)工具，也能有較具優(yōu)勢的成本結(jié)構(gòu)。特別對于客戶來說，既不用有太多設(shè)計變化還能降低生產(chǎn)成本，可以說是雙贏局面。

　　從此前公開數(shù)據(jù)顯示，與5nm芯片相比，臺積電3nm芯片的邏輯密度將提高75%，效率提高15%，功耗降低30%。據(jù)悉，臺積電 3nm 制程已于2021年3 月開始風(fēng)險性試產(chǎn)并小量交貨，預(yù)計將在2022年下半年開始商業(yè)化生產(chǎn)。

　　來源：臺積電

　　從工廠方面來看，中國臺灣南科18廠四至六期是臺積電3nm量產(chǎn)基地?？蛻舴矫妫瑥纳衔目梢钥闯?，英特爾、蘋果、高通等都選擇了臺積電。大摩分析師Charlie Chan日前發(fā)表報告稱，臺積電在2023年的3nm芯片代工市場上幾乎是壟斷性的，市場份額接近100%。

　　來源：臺積電

　　三星

　　不同于臺積電在良率方面的問題，三星在3nm的困難是3 納米GAA 制程建立專利IP 數(shù)量方面落后。據(jù)南韓媒體報道，三星缺乏3 納米GAA 制程相關(guān)專利，令三星感到不安。

　　三星在晶體管方面采用的是柵極環(huán)繞型 (Gate-all-around，GAA) 晶體管架構(gòu)。相比臺積電的FinFET晶體管，基于GAA的3nm技術(shù)成本肯定較高，但從性能表現(xiàn)上來看，基于GAA架構(gòu)的晶體管可以提供比FinFET更好的靜電特性，滿足一定的珊極寬度要求，可以表現(xiàn)為同樣工藝下，使用GAA架構(gòu)可以將芯片尺寸做的更小。

　　平面晶體管、FinFET與GAA FET

　　與5nm制造工藝相比，三星的3nm GAA技術(shù)的邏輯面積效率提高了35%以上，功耗降低了50%，性能提高了約30%。三星在去年6月正式宣布3nm工藝制程技術(shù)已經(jīng)成功流片。此外，三星還曾宣布將在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”將在 2023 年出貨。

　　目前，在工廠方面，此前有消息稱三星可能會在美國投資170億美元建設(shè)3nm芯片生產(chǎn)線。在客戶方面，三星未有具體透露，但曾有消息稱高通、AMD 等臺積電重量級客戶都有意導(dǎo)入三星 3nm 制程，但介于上述提到的韓媒報道高通已將其3nm AP處理器的代工訂單交給臺積電，三星3nm客戶仍成謎。

　　英特爾

　　在Pat Gelsinger于去年擔(dān)任英特爾CEO之后，這家曾經(jīng)在代工領(lǐng)域試水的IDM巨頭又重新回到了這個市場。同時，他們還提出了很雄壯的野心。

　　在本月18日投資人會議上，英特爾CEO Pat Gelsinger再次強調(diào)，英特爾2nm制程將在2024年上半年可量產(chǎn)，這個量產(chǎn)時間早于臺積電，意味2年后晶圓代工業(yè)務(wù)與臺積電競爭態(tài)勢會更白熱化。

　　雖然在3nm工藝方面，英特爾沒有過多的透露，但是Digitimes去年的研究報告分析了臺積電、三星、Intel及IBM四家廠商在相同命名的半導(dǎo)體制程工藝節(jié)點上的晶體管密度問題，并對比了各家在10nm、7nm、5nm、3nm及2nm的晶體管密度情況。

　　報告顯示，到了3nm節(jié)點，臺積電的晶體管密度大約是2.9億個/mm2，三星只有1.7億個/mm2，英特爾將達到5.2億個/mm2。英特爾的晶體管密度比臺積電高出了超過79%，達到了三星2倍以上。因此就摩爾定律關(guān)注的晶體管密度指標(biāo)來看，在同一制程工藝節(jié)點上，英特爾相比臺積電、三星更新一代的制程工藝具有一定的優(yōu)勢。

　　在工廠方面，英特爾曾強調(diào)將斥資800億歐元在歐洲設(shè)廠，英特爾德國負責(zé)人Christin Eisenschmid受訪時透露，將在歐洲生產(chǎn)2nm或推進更小的芯片。英特爾將2nm作為擴大歐洲生產(chǎn)能力的重要關(guān)鍵，以避免未來在先進技術(shù)競爭中落后。

　　總的來說，在3nm節(jié)點，臺積電、三星和英特爾誰會是最后的贏家可能只有交給時間來判定，但從目前情勢來看，臺積電或略勝一籌。

　　3nm后的解法

　　3nm已經(jīng)到了摩爾定律的物理極限，往后又該如何發(fā)展？這已經(jīng)成為全球科研人員亟待尋求的解法。目前，研究人員大多試圖在晶體管技術(shù)、材料方面尋求破解之法。

　　GAA晶體管

　　上述三星在3nm制程中使用的GAA晶體管就是3nm后很好的選擇，GAA設(shè)計通道的四個面周圍有柵極，可減少漏電壓并改善對通道的控制，這是縮小工藝節(jié)點時的關(guān)鍵。據(jù)報道，臺積電在2nm工藝上也將采用GAA晶體管。

　　納米線

　　納米線是直徑在納米量級的納米結(jié)構(gòu)。納米線技術(shù)的基本吸引力之一是它們表現(xiàn)出強大的電學(xué)特性，包括由于其有效的一維結(jié)構(gòu)而產(chǎn)生的高電子遷移率。

　　最近，來自 HZDR 的研究人員宣布，他們已經(jīng)通過實驗證明了長期以來關(guān)于張力下納米線的理論預(yù)測。在實驗中，研究人員制造了由 GaAs 核心和砷化銦鋁殼組成的納米線。最后，結(jié)果表明，研究人員確實可以通過對納米線施加拉伸應(yīng)變來提高納米線的電子遷移率。測量到未應(yīng)變納米線和塊狀 GaAs 的相對遷移率增加約為 30%。研究人員認為，他們可以在具有更大晶格失配的材料中實現(xiàn)更顯著的增加。

　　堆疊叉片式晶體管技術(shù)

　　最近，英特爾一項關(guān)于“堆疊叉片式晶體管（stacked forksheet transistors）”的技術(shù)專利引起了人們的注意。

　　英特爾表示，新的晶體管設(shè)計最終可以實現(xiàn)3D和垂直堆疊的CMOS架構(gòu)，與目前最先進的三柵極晶體管相比，該架構(gòu)允許增加晶體管的數(shù)量。在專利里，英特爾描述了納米帶晶體管和鍺薄膜的使用，后者將充當(dāng)電介質(zhì)隔離墻，在每個垂直堆疊的晶體管層中重復(fù)，最終取決于有多少個晶體管被相互堆疊在一起。

　　據(jù)了解，英特爾并不是第一家引用這種制造方法的公司，比利時研究小組Imec在2019年就曾提出這個方法，根據(jù) Imec 的第一個標(biāo)準(zhǔn)單元模擬結(jié)果，當(dāng)應(yīng)用于 2nm 技術(shù)節(jié)點時，與傳統(tǒng)的納米片方法相比，該技術(shù)可以顯著提高晶體管密度。

　　垂直傳輸場效應(yīng)晶體管

　　垂直傳輸場效應(yīng)晶體管（VTFET）由IBM和三星共同公布，旨在取代當(dāng)前用于當(dāng)今一些最先進芯片的FinFET技術(shù)。新技術(shù)將垂直堆疊晶體管，允許電流在晶體管堆疊中上下流動，而不是目前大多數(shù)芯片上使用的將晶體管平放在硅表面上，然后電流從一側(cè)流向另一側(cè)。

　　據(jù) IBM 和三星稱，這種設(shè)計有兩個優(yōu)點。首先，它將允許繞過許多性能限制，將摩爾定律擴展到 1 納米閾值之外。同時還可以影響它們之間的接觸點，以提高電流并節(jié)約能源。他們表示，該設(shè)計可能會使性能翻倍，或者減少85%的能源消耗。

　　其實，對于3nm以后先進制程如何演進，晶體管制造只是解決方案的一部分，芯片設(shè)計也至關(guān)重要，需要片上互連、組裝和封裝等對器件和系統(tǒng)性能的影響降至最低。