以英特爾前CEO戈登摩爾命名的摩爾定律，是指集成電路中的晶體管數(shù)量每兩年翻一番。55年來，半導體行業(yè)一直用摩爾定律來制定路線圖和研發(fā)目標。

為延續(xù)摩爾定律、實現(xiàn)芯片小型化，55年間新技術不斷涌現(xiàn)，但從歷史上看，晶圓的光掩模限制了單個芯片的最大尺寸，芯片制造商和設計人員不得不用多個芯片來完成提供的功能。

很多情況下，甚至是多個芯片提供相同的功能，就像是處理器的內核和內存模塊那樣。

之前一直在用的SoC（片上系統(tǒng)）技術可以組合不同的模塊，模塊之間通信速度更快的同時，功耗更低、密度更高，而且成本更低。

但近年來，先進制造節(jié)點的成本增加，削弱了SoC技術在成本上的優(yōu)勢。

在最新的臺積電2021開放創(chuàng)新平臺活動上，Alchip Technologies研發(fā)副總裁James Huang表示Chiplet“小芯片”和先進的封裝技術，可以提供比單個SoC更有競爭力的成本結構，同時保持接近的性能和功耗。

其引用了兩項對小芯片/封裝發(fā)展至關重要的技術：一項是臺積電的 3DFabric和CoWos組合技術，另一項是Alchip的APLink die-to-die (D2D) I/0技術。

Chiplet“小芯片”技術，顧名思義，就是用多個小芯片封裝在一起，用die-to-die內部互聯(lián)技術，組成異構System in Packages（ SiPs）芯片。而更小的芯片單體，可以提高每片晶圓的利用率，從而降低成本。

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但為了維持摩爾定律，Chiplet“小芯片”技術還需要提供與SoC技術接近的性能，需要AIchip的APLink D2D I/0技術支撐多個小芯片之間的高速數(shù)據(jù)流。

APlink 1.0使用的是臺積電的12nm工藝，速度是1Gbps；APlink 2.0用的是7nm工藝，速度是4Gbps；正在測試的APLink 3.0已經有16Gbps的速度。

根據(jù)路線圖，即將推出的APLink 4.0會采用3nm D2D工藝。

APlink 4.0 IP 將支持北/南、東/西方向和對稱式PHY對齊，以盡量減少D2D線長，其互連拓撲的I/O總線會用標準的內核電壓，PHY宏的速度將達到12Tbps，每條DQ的速度達到16Gbps，且只有5納秒延遲 。

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Chiplet“小芯片”技術涉及封裝、EDA、芯片架構設計等多個領域，也有機會重構半導體產業(yè)鏈，但最后落地的關鍵是商業(yè)模式，Chiplet“小芯片”還需要點時間來證明自己。